verilog怎么实现BCD码转余3码

bigwell · 发表于 2013-7-9 01:58:18

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小弟入门菜鸟，看《verilog高级数字设计》碰到一个问题，BCD码转余3码，书上的状态表是怎么得出的？为什么只有7个状态

状态图

，求大神，非常感谢！！！！

BCD码转余3码

574920045 · 发表于 2013-7-9 08:32:08

加三吧！忘了，找以前的数字逻辑书看看！

poiu_elab · 发表于 2013-7-9 14:15:16

这需要fsm？不是组合逻辑直接过去的么？
几bit的？
不行就直接查找表了

csmxinxin · 发表于 2013-7-9 16:42:07

时序逻辑吧，是根据序列产生输出的。看看数字逻辑那本书

蚂蚁登山 · 发表于 2013-7-10 16:54:27

应该一个加法器就可以搞定了

sunshine7706 · 发表于 2013-11-23 19:14:19

我今天也看了这个内容，书中没有推导就直接给出状态转移表了，让人感到很突兀···
我演算了一下，确实能实现BCD到余3码的串行转换，就是不知道怎么直接得到STG的

hazzm02 · 发表于 2014-3-19 16:15:04

分析如下：

BCD转余3码串进串出分析.pdf (556.61 KB, 下载次数: 181 )

eaglezhang01 · 发表于 2014-8-20 17:01:44

回复 7# hazzm02

幸苦啦！

weijingchuan · 发表于 2015-1-19 18:14:05

回复 1# bigwell

困惑解决了

yunshuiyao · 发表于 2015-7-25 19:58:23

回复 7# hazzm02

师兄，你太牛啦

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