两个剧牛的数字电路——异步时钟切换和倍频

suntou · 发表于 2010-10-18 13:02:13

可能会有问题，select是怎么产生的，clockA or clockB？

littlebag · 发表于 2010-10-20 22:00:27

这个挺神奇的

zhongyhong · 发表于 2010-11-5 15:41:08

这个异步时钟域切换在综合的时候两个时钟没办法延续下去，只能单独定义，另外用纯异步的时钟采另一个时钟的寄存器输出本来就会出现亚稳态。

jery_cn · 发表于 2010-11-10 09:54:01

时钟切换电路上电初始会出现glitch吧。这个需要配合复位电路来做才能完全避免毛刺，频率不能太高的原因是上升沿和下降沿的延时不能低于触发器的CLK->Q的延时和线延时，否则照样会有毛刺。不过几百M应该没什么问题。

hfut__wr · 发表于 2010-11-10 10:13:42

来学习一下异步的东东~

melinda · 发表于 2011-2-10 11:28:41

确实巨牛啊

wanghengben · 发表于 2011-3-16 21:47:45

hengheng

JD.WARLOCK · 发表于 2011-3-16 22:02:40

学习了，支持呀

fybh911 · 发表于 2011-3-17 00:37:25

本帖最后由 fybh911 于 2011-3-17 00:38 编辑

第一个电路我利用CMOS门分析了一下，觉得应该像楼主所说：如果选择（SELECT）输入的时序导致控制触发器进入亚稳态，这并不会有影响，因为输出时钟被输入时钟驱动为低电平（而不管控制触发器的状态）。亚稳态必须在时钟的低电平期间内得以恢复。如果 -现代的触发器会在少于2ns时间内从亚稳态中恢复也满足，应该是没问题的。但是快时钟频率受限在 250MHZ

higoogle · 发表于 2011-3-17 19:12:53

倍频方法很多的，电路我都见了好几个

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