ISE的原理图输入VHDL格式仿真

flywindchang · 发表于 2013-7-5 16:18:36

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ISE原理图输入后进行仿真发现一直是产生verilog语言形式的代码，但是我需要改变仿真输入数据来进行仿真可是我只认识VHDL语言，请问可不可以让输出不是默认的verilog语言而是VHDL语言形式的？谢谢

flywindchang · 发表于 2013-7-5 22:16:21

是不是在这种条件下就只能用verilog产生激励了呀？

hiloco · 发表于 2013-7-6 08:21:35

回复 1# flywindchang

工程属性里有设置的，你当时建立工程的时候没看

flywindchang · 发表于 2013-7-25 16:09:26

回复 3# hiloco

谢谢！！

gygyg · 发表于 2013-7-25 21:13:36

可以选择的

windyghj · 发表于 2013-8-12 17:20:21

3 lou zheng jie

Wpengze · 发表于 2016-8-31 11:29:37

学习了

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