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查看: 6524|回复: 8

[调查] 静态逻辑比动态逻辑好在哪里呢?

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发表于 2013-6-25 16:10:31 | 显示全部楼层 |阅读模式

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比如standard cmos跟domino dynamic logic相比一无是处吗?有没有比较详细的对比说明?谢谢
发表于 2013-6-25 17:55:22 | 显示全部楼层
不能说一无是处,只能说各有优点。domino logic 对 static logic 的优势就是面积小,速度快,因为只有一个pullup pmos。但缺点就是功耗大,因为每个时钟周期都要预充。在晶体管密度越来越高的今天,功耗密度的增加给散热带来了困难,而domino logic导致功耗大温度高,散热成本就更高。如果散热不够就只能降低时钟频率或电压,这样就抵消了domino logic带来的速度优势。当今的处理器设计重点已经转移到低功耗上了,比如intel在i7里就完全抛弃了domino logic: http://www.anandtech.com/show/2658/9
 楼主| 发表于 2013-6-25 19:37:39 | 显示全部楼层
回复 2# starsoi


    谢谢啊,那么现在standard cmos还有地方用吗
 楼主| 发表于 2013-6-25 19:37:43 | 显示全部楼层
回复 2# starsoi


    谢谢啊,那么现在standard cmos还有地方用吗
发表于 2013-6-25 20:02:17 | 显示全部楼层
回复 2# starsoi


    确实回答滴很好~~
 楼主| 发表于 2013-6-25 20:23:37 | 显示全部楼层
回复 2# starsoi


    dynamic电路以domino为基础已经演化到了很多种改进形式,但是就一个N通道为4个nmos管串联的电路来说,在速度上,最慢的时候应该是dynamic与static standard电路被下拉,速度应该不会差的很大。功耗上,不考虑输入信号功耗与微弱的漏电泄露功耗,电路存在工作功耗时应该是下拉通道打开,dynamic电路寄生电荷放电,static standard N P逻辑翻转。对于static standard N P逻辑翻转,如果输入信号的变化比较坡,信号slope比较小的时候,static可能会出现短暂的“短路”导致较大的电流引起大的功耗,这样的话static standard就在功耗上更大,不知道分析的有没有错误,谢谢指点。
发表于 2013-6-26 00:32:14 | 显示全部楼层
回复 6# fl_5588

对于你说的NAND4来说,pulldown电路dynamic和static都是4个NMOS串联,pullup电路dynamic就1个PMOS,static有4个PMOS并联,比dynamic多出了3个PMOS的寄生电容,所以输出1->0的时候,static比dynamic有更多的电要放,但放电通道同样是4个串联NMOS,所以dynamic还是要比static快。

对于功耗方面,我们不能单从一次toggle的角度看,因为整个电路中的每个门的输出并不是每个时钟周期都有变化,但dynamic每个时钟周期都有预充,输出恒定为0的门每个时钟周期总会经历一个0->1->0的充放电周期,而static只有在输出真正需要改变时才去充电或放电。所以在电路运行时static logic的toggle次数肯定小于dynamic logic,虽然单次toggle所消耗的能量dynamic比static低,但在长时间的运行过程中,static的toggle次数可能远远小于dynamic,static消耗的能量就会比dynamic的低,平均功耗于是就是static的小。
发表于 2013-6-26 07:57:23 | 显示全部楼层
学习中,受益非浅。
 楼主| 发表于 2013-6-26 15:07:02 | 显示全部楼层
本帖最后由 fl_5588 于 2013-6-26 15:38 编辑

回复 7# starsoi


    谢谢您的回答,学到很多。但是您说的动态电路始终输出为0的情况应该是一种特殊情况(恰好4个nmos打开且保持开启),如果给两种电路相同的随机输入,平均来看,dynamic的功耗应该小于static的。
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