请问版上资深如何分析诊断芯片测试良率低的原因？

yansuanxiti · 发表于 2013-6-24 14:53:34

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比较特殊，这些芯片是未经过CP测试的，直接进行FT测试，现在是良率与期望低一些，主要是functional test 中的scan扫描测试向量出错引起，测试时钟频率较低，频率影响应该不大；DC测试如：Continuty, vih/vil, voh/vol, jtag等都PASS，基本排除封装的问题。
欢迎做过这样案子yield诊断的资深一起讨论，我有采集datalog出错数据，但缺乏一个系统和准确的判断方法流程，我概括问题原因大致：
1，测试向量过严，引起过测(overkill)；或者测试向量本身有问题，如出错的地方处在margin边缘，容易引发测试出错，但是芯片功能可能正常...？
2，芯片本身制造的问题，如果经过CP测试，有什么方法确定是制造工艺的问题...？未经过CP测试呢...？是不是基本无解呢...？
3，Scan测试设计本身的问题，经过仿真，结构应该无问题，可能就是时序分析有漏洞...？

以上是我所能想到的部分原因，欢迎有经验的资深一起讨论下，拨开云雾，不甚感激！

yansuanxiti · 发表于 2013-6-26 23:24:23

看过问题的童鞋，请说说想法，不要淡淡地飘过...

eeares · 发表于 2013-6-27 13:14:49

scan fail是什么原因导致的

jacobshen · 发表于 2013-6-27 15:37:04

关注一下！

yansuanxiti · 发表于 2013-6-27 16:41:52

回复 3# eeares

关于scan fail的原因：
有部分芯片的错的是pattern 0 的 chain_test 就错了，出错的现象：有的芯片的某条链输出为常值H/L，（无压缩扫描），有的芯片的链输出类似错拍的问题，期望的LLHHLLHH。。。变成LHHLHHL, 还有的输出出来LHHHLHHH。。等；
有部分的错是 chain_test之后的 pattern 的不固定的不连续的可以说随机某些拍的错 H/L, L/H等。
我觉的是需要一种通用的诊断方法或者流程来做这个分析，不希望总是猜来猜去的分析。