Xilinx开发板Block RAM的使用

cqugjw

回复 9# yadog
我用core gen生成IP核的时候，RST这个pin是可选的，我就没有勾上。想先做个简单的实验。

yadog

dual port的input不完整，看上去地址端口都没看到，把端口补完整，再驱动

cqugjw

回复 12# yadog
我前20个clk是读数据的，clk，addrb，en也都给了，但是output还是没有输出。

cqugjw

回复 12# yadog
我也加载了COE初始化值：ABCDEBDA；在iSim的Memory窗口也看的到初值，但就是无法读出。

yadog

回复 13# cqugjw


前面的一问题是说，在dual port的testbench中，例化ip模块时似乎没看到地址端口？

cqugjw

回复 15# yadog

地址端口在模块中定义为reg变量，模块中例化了IP并连接地址线。testbench例化的是模块的接口，地址端口是在内部的。
怎么测都仿真不出来，斑斑能给个simple dual port ram的例程不..可以奉上全部信元，虽然不多..实在是想不到办法了~~

yadog

Verilog HDL Single-Clock Synchronous RAM with Two Read
Addresses
module dual_ram_infer (q, q2, write_address,
read_address, read_address2, d, we, clk);
output reg [7:0] q;
output reg [7:0] q2;
input [7:0] d;
input [6:0] write_address;
input [6:0] read_address;
input [6:0] read_address2;
input we, clk;
reg [7:0] mem [127:0];
always @ (posedge clk) begin
if (we)
mem[write_address] <= d;
q <= mem[read_address];
q2 <= mem[read_address2];
end
endmodule

dual port跟single port差不了太多，可以先调通一个port

或者把完整的ip、设计代码及testbench代码发上来，大家可以帮你跑一下

yadog

module sdp_bram(
    input clk,
input rst_n,
input [7:0] dct_in,
output [7:0] dct_out
    );

这个设计代码部分应该包含你例化的ipcore的所有接口

同样的，uut部分要例化所有的接口，要不然连接关系建立不了

把两边的接口都补全了试试

cqugjw

回复 18# yadog
sdp_bram.rar (676.52 KB , 下载次数: 29 )

2013-6-19 09:40 上传

点击文件名下载附件

工程包上传，麻烦斑斑帮忙跑下看看~

yadog

lz要认真读一下18、20楼的回复

我看了下你的IPcore生成文件，这里面的端口是这样的
module sdp_ram(
  clka,
  wea,
  addra,
  dina,
  clkb,
  addrb,
  doutb
);

input clka;
input [0 : 0] wea;
input [2 : 0] addra;
input [7 : 0] dina;
input clkb;
input [2 : 0] addrb;
output [7 : 0] doutb;

不论是设计还是仿真文件，这些端口必须全部例化，20楼已经说得非常直白了，呵呵
不过lz给的这个包里面的问题在于，设计和仿真中又将ena、wea、enb端口给干掉了，
更正就ok了
在设计文件中，如下定义，会让这些端口都“浪得虚名”，声明为input，必须得
reg ena;
reg wea;
//reg [2:0] addra;
reg enb;


另，顺便问下，lz为什么在设计文件中，要么将addr声明为reg，要么将使能控制信号声明为reg?
是因为对testbench和设计文件怎么建立连接关系不太明了？

不是太好理解lz的思维方向