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查看: 6908|回复: 7

[求助] DC将RTL综合为门级网表遇到的问题

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发表于 2013-6-6 09:41:33 | 显示全部楼层 |阅读模式

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做完综合后,吐出来的门级网表里含的cell不是我提供的lib库里的cell,而是synopsys库里提供的gtech.db下的cell type怎么回事呢?
下面是我脚本的设置:
set DW_PATH "/home/eda/synopsys/syn/libraries/syn"
set search_path ". $search_path $DW_PATH"
set synthetic_library dw_foundation.sldb
set link_library "$link_library $synthetic_library"
set target_library "gsmc13_ss_1p08v_125c.db"

吐出来的门级网表里含有的cell都是gtech的cell,我查了下log
发现在
elaborate $TOP
之后,
loading db file '/designkit/GSMC/....../gsmc13_ss_1p08v_125c.db'
loading db file '/home/eda/synopsys/syn/libraries/syn/dw_foundation.sldb'
loading db file '/myhome/eda/synopsys/syn/libraries/syn/gtech.db'
loading db file '/myhome/eda/synopsys/syn/libraries/syn/standard.sldb'
我很疑惑,后面两行db file我没设置,为什么会连接进去?
是不是就是这个原因造成了吐出来的网表是gtech的type?
我上面的设置对不对呢?

第一次用这个,不大明白,请高人指点,谢谢!
发表于 2013-6-6 12:06:33 | 显示全部楼层
有可能是有些cell被禁用了,无法map,也有可能是代码没读全
发表于 2013-6-6 16:10:00 | 显示全部楼层
你完整脚本呢?你确定你compile了?
发表于 2013-6-6 23:40:08 | 显示全部楼层
有getch.db才是正常的,DC首先要利用getch.db把代码转换成布尔表达式,之后才根据你的约束进行优化
发表于 2013-6-7 13:49:49 | 显示全部楼层
你没有compile吧?没compile就直接write出来的就是DC内含的getch库,它只是DC综合过程中的一个中间文件。
 楼主| 发表于 2013-6-8 15:10:32 | 显示全部楼层
谢谢楼上的回复!
后来我才发现我压根没做compile这一步,现在DC这里的大问题解决了!
谢谢楼上各位!
发表于 2013-6-9 09:48:01 | 显示全部楼层
getch库是synopsys自动加的,在transform这一步用到 compile时才用到厂家提供的工艺库
发表于 2017-6-3 01:04:42 | 显示全部楼层
... I not can help, sorry
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