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查看: 3208|回复: 9

[求助] veriloga中数组size不匹配,来看下咋回事,谢谢

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发表于 2013-6-4 20:28:13 | 显示全部楼层 |阅读模式

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QQ截图20130604202739.png QQ截图20130604202800.png
发表于 2013-6-4 22:29:36 | 显示全部楼层
虽然没有学过veriloga,从你上面的out定义来看。
parameter bit=7;
out的定义:
一个是      output [0:bits] out;  //定义了一个8bit 的 out ?
另一个是   electrical   out;  //这个是否要拆解成 electrical  out[0], ....,out[7]。

只是自己推论而已,望高手指点。
发表于 2013-6-4 22:36:29 | 显示全部楼层
回复 1# zhang494903066


   刚看了下veriloga的manual,写成如下 electrical out[0:bits]
 楼主| 发表于 2013-6-5 14:18:32 | 显示全部楼层
我按楼上改得如下 QQ截图20130605141720.png QQ截图20130605141746.png 还是不对的
发表于 2013-6-5 17:44:29 | 显示全部楼层
electrical out 分开定义吧
 楼主| 发表于 2013-6-5 20:35:36 | 显示全部楼层
分开定义是什么意思?out[0]到out[7]吗?
发表于 2013-6-24 15:21:11 | 显示全部楼层
应该是[bits:0]而不是[0:bits]
发表于 2013-7-9 13:13:15 | 显示全部楼层
electrical out

和 voltage out 有何不同??
发表于 2019-3-14 19:36:52 | 显示全部楼层
学习了,多谢
发表于 2020-8-23 11:56:56 | 显示全部楼层
数组元素一个一个输出就能对,我也遇到这个问题了

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