veriloga中数组size不匹配，来看下咋回事，谢谢

zhang494903066 · 发表于 2013-6-4 20:28:13

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

×

kongliuer · 发表于 2013-6-4 22:29:36

虽然没有学过veriloga，从你上面的out定义来看。
parameter bit=7；
out的定义：
一个是 output [0:bits] out; //定义了一个8bit 的 out ？
另一个是 electrical out； //这个是否要拆解成 electrical out[0], ....,out[7]。

只是自己推论而已，望高手指点。