芯片测试总会有烧伤，不知道什么原因？

snk88 · 发表于 2013-6-3 10:59:27

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芯片刚出来，测试几颗都有烧伤，初步估计是版图有latch-up ,请哪位LAYOUT高手帮忙layout-review下，BCD的高压工艺，20V/2A。QQ514659593最好在上海的大虾。

zhuyujun · 发表于 2013-6-3 13:24:41

嗯，很大可能是latch-up ，ESD架构也许也有问题，高压工艺特别要注意！

snk88 · 发表于 2013-6-3 13:35:16

请问怎么联系你，你方便加我qq吗？514659593谢谢！

zhuyujun · 发表于 2013-6-3 14:58:31

本帖最后由 zhuyujun 于 2013-6-3 14:59 编辑

你们没有把芯片送出去进行ESD/LU的测试？
电路设计人员一般知道哪地方容易烧坏。
我qq上不了！禁了

zhang2000 · 发表于 2013-6-3 20:57:10

打开盖显微镜下可以看到烧坏的地方，
看一下是不是同一个地方，相同则基本上定位为 latch-up

snk88 · 发表于 2013-6-4 09:23:18

已经做过了失效分析了，确定要改版图，就是找高手看看要怎么改

sherry_001 · 发表于 2013-6-4 16:42:07

什么情况

sherry_001 · 发表于 2013-6-4 16:43:06

烧伤就不能用了吧？

zhuyujun · 发表于 2013-6-5 08:45:27

回复 7# snk88

你公司没有designer和layout？他们应该都知道的！

051021031 · 发表于 2014-6-23 07:21:39

有没有检查过版图，我们以前也有一个高压片子，回来发现测一小会儿电流就开始猛增，latch up有可能，但是如果well contact做的好，问题应该不会大，因为高压器件有时候电流比较大，建议检查一下版图的金属连接是不是足够粗，我遇到过一个工艺的PEX提取文件非常差，只要在同一个well，或者同一个substrate，提取电阻就是0，很难查出来版图连接很窄的地方，后来我在检查版图的时候发现了这个缺点。

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