dc综合时为什么要编译两次

giniflying · 发表于 2013-6-3 10:29:25

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compile -boundary -map_effort high -no_design_rule
compile -boundary -map_effort high -incremental -gate_clk -scan

陈涛 · 发表于 2013-6-3 11:10:57

得到更好的结果

giniflying · 发表于 2013-6-3 12:39:13

第二次编译是在第一次的结果上继续优化和映射的么？

mars_bmx · 发表于 2013-6-3 21:46:21

第一次compile是把RTL design综合成网表
第二次compile是门级网表的优化做了gate level clock gating
还有第一次compile没有考虑design rule optimization 虽然我也不知道这个DRC是怎么产生的貌似DC会根据你的driving cell input/output delay加一些constraints出来

zhujinping · 发表于 2013-6-4 15:15:04

第二次进行一些优化

mmffss2007 · 发表于 2019-1-8 14:18:34

mark。。。。

williamliwei · 发表于 2019-1-9 08:44:52

第二次继续优化，并且替换了scan dff

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