verilog中乘法

月落星沉 · 发表于 2013-6-2 21:21:46

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请问verilog 为什么乘法器写的那么复杂？或者用IP核来做？不是这样写也可以吗 assign c = a * b？

dddk · 发表于 2013-6-2 21:34:18

请问verilog 为什么乘法器写的那么复杂？或者用IP核来做？不是这样写也可以吗 assign c = a * b？
月落星沉发表于 2013-6-2 21:21

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我认为，你直接这样写，在器件乘法器够用的时候，其实也没太大问题，综合器会自动调用内嵌乘法器的。

xinu2009 · 发表于 2013-6-3 08:45:07

写的复杂是为了最求更高或者特制的性能，可以用乘号代替。综合器遇到乘号的时候会自动调用link_library里面的IP。如果你用ＤＣ来综合的话，综合工具将直接调用design_ware的乘法器。不要怀疑哦，synopsys做的乘法器未必比你精心设计的要差。

HADIST · 发表于 2013-6-3 08:55:10

当然可以！！！！

月落星沉 · 发表于 2013-6-3 08:56:19

回复 3# xinu2009

知道了，谢谢哈

月落星沉 · 发表于 2013-6-3 08:57:46

回复 4# HADIST

这样写有什么弊端吗？

月落星沉 · 发表于 2013-6-3 08:58:46

回复 2# dddk

好的，谢谢哈

HADIST · 发表于 2013-6-3 09:15:10

回复 6# 月落星沉

就是调用乘法器的IP核啊，比较经典的那几种乘法器；结构比较固定，自己设计的话就很灵活了

yadog · 发表于 2013-6-3 17:07:56

综合结果不太可控，需要加上必要的约束

比如，乘法器可以用硬IP实现、也可以用LUT等实现，用“*”的话，最终用什么结构实现，

取决于你的资源使用情况以及综合器的能力

回复 HADIST

这样写有什么弊端吗？
月落星沉发表于 2013-6-3 08:57

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ludongxun · 发表于 2013-6-4 16:23:14

请问使用何种约束可以将乘法器用LUT实现，因为硬IP好像有位宽的限制，如果输入位宽超过的话需要人为拆分。谢谢!

综合结果不太可控，需要加上必要的约束

比如，乘法器可以用硬IP实现、也可以用LUT等实现，用“*”的话， ...
yadog 发表于 2013-6-3 17:07

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