关于VERILOG中INOUT引脚的用法

xw25140 · 发表于 2013-5-21 17:07:09

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今天写了个SDRAM，一个引脚a定义为inout，用一个WR控制读写，WR=1从引脚a读数据，WR=0从引脚a写入数据，但发现读的数据不对，不知道问题出在哪里，请问Inout的用法是啥，求解。

HADIST · 发表于 2013-5-21 23:12:11

inout后面要加双向三态门吧？

39123811 · 发表于 2013-5-22 10:26:37

定义个reg_buffer,当inout作为out port时候，reg_buffer assign给inout。

rvnistelrooy · 发表于 2013-5-22 10:37:50

回复 1# xw25140

双向口一般只会出现在pad，内部使用时应该包括这样一组信号：a_out（输出）,a_in（输入）,oe（输出使能）。最简单的使用方法就是oe无效时，将io口赋高阻态，代码示例：

复制代码

xw25140 · 发表于 2013-5-22 13:22:39

回复 4# rvnistelrooy

嗯，是要加个三态门来控制，不然assign语句一直赋值读和写会发生冲突。

chen.terry · 发表于 2013-5-22 14:47:32

回复 4# rvnistelrooy

正解！

moshushi_xiang · 发表于 2013-5-23 16:50:40

学习了！！！

孤青独云 · 发表于 2018-9-28 18:10:59

回复 4# rvnistelrooy

assign a_in = a_io;
assign a_io = oe ? a_out : 1'bz;
请问一下，当使能有效的时候，正如黑线所示，a_io(对应bio)数据既可以到a_in(对应dout),a_out(对应din)数据也可以到a_i0。应该只有同一时刻只有输入输出一个有效啊

uiwjyb · 发表于 2018-12-2 14:18:37

原来如此，涨知识了

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