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用VCS进行仿真带Altera DDR3 core的DUV时,不知道要加哪些文件?
a,我先是通过生成 ddr3 core时自带的ddr3_core_sim文件夹E\ddr3_core_sim\synopsys\vcs\vcs_setup.sh中的库文件和.sv以及.v文件加到filelist中,结果报错如下:ddr3_core_p0_simple_ddio_out.sv,197
Elaboration time unknown or bad value encountered for generate for-statement condition expression.
Please make sure it is elabaration time constant.
b,后来则是将ddr3_core文件夹中的全部.v和.sv都包含进去,结果的错误更多。我已经加了一些常用的库文件。不知道用vcs仿真时,怎么确认要加的core文件??
以下是我添加的一些库文件:
/tools/altera/quartus12.1_177/quartus/eda/sim_lib/altera_primitives.v
/tools/altera/quartus12.1_177/quartus/eda/sim_lib/220model.v
/tools/altera/quartus12.1_177/quartus/eda/sim_lib/sgate.v
/tools/altera/quartus12.1_177/quartus/eda/sim_lib/altera_mf.v
/tools/altera/quartus12.1_177/quartus/eda/sim_lib/altera_lnsim.sv
/tools/altera/quartus12.1_177/quartus/eda/sim_lib/synopsys/arriav_atoms_ncrypt.v
/tools/altera/quartus12.1_177/quartus/eda/sim_lib/synopsys/arriav_hmi_atoms_ncrypt.v
/tools/altera/quartus12.1_177/quartus/eda/sim_lib/arriav_atoms.v
/tools/altera/quartus12.1_177/quartus/eda/sim_lib/synopsys/arriav_hssi_atoms_ncrypt.v
/tools/altera/quartus12.1_177/quartus/eda/sim_lib/arriav_hssi_atoms.v |
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