ADC+DAC仿真问题

小波哥 · 发表于 2013-5-9 20:33:34

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各位大神们，请教一个问题啊，我对ADC+DAC联合仿真测试性能，其中ADC是Verilog写的，DAC是Calibre。当我把脚本和网表放在另一个机器上仿真时，为什么显示错误？错误是显示ADC没有定义!为什么会这样呢！求指教！！！谢谢！！！

fashion612 · 发表于 2013-5-10 09:35:18

你用什么混合仿真工具啊

zhenli888 · 发表于 2013-7-23 15:22:35

想多了解一点

stevenvalen · 发表于 2013-7-23 22:15:20

等大神回复我没这么玩过

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