sdram带宽问题

tangate · 发表于 2013-5-13 10:31:07

回复 7# arccosx

不好意思，我没太说清楚，我说的是fpga这边的控制sdram的读写时钟

tangate · 发表于 2013-5-13 10:33:07

回复 9# truesteven

呵呵，我说的没太清楚，我指的是外部fpga控制sdram的读写时钟，不是sdram里面的时钟

tangate · 发表于 2013-5-13 10:43:19

回复 6# mipsgreen

非常感谢您，给了我这么多的信息，我这边用的sdram是pc100，而且我有点没说清楚，我指的是外部fpga控制sdram时的读写时钟，数据是一直往sdram中写的，读就是按照一定的时序读出来的，我就有些搞不懂了，sdram的容量有限，这样一直写的话，也就是写的快，如果读的慢，是不是还没来得急读，写的数据就把读的数据给替换了呢，但是平时也没有看见数据有什么不对的地方，是不是sdram中有什么机制能管理这些信息呢？

tangate · 发表于 2013-5-13 13:04:12

回复 6# mipsgreen

感谢您的指点，我现在用的是pc100的sdram，至于您所说的系统需求的峰值带宽是多少？这个我真不是很清楚，也只是我现在迷惑的地方，主要在于fpga对sdram进行读写操作时，会不会有这种情况，当我的写速度操过了我读的速度，会不会写的数据覆盖还未读出来的数据呢？我看程序中也么有什么特别的机制进行控制，一端是sensor数据一直往sdram里面写，另一端是fpga按固定的时序进行读操作，莫非sdram中有固定的控制机制？

jacky.sun · 发表于 2013-5-17 16:01:31

sdram端口不可能同时出现读操作和写操作，他们是分时，PC100的SDRAM时钟是100M的，100M*32大于24M*32，100M*32大于90M*32；所以读操作时和写操作时SDRAM的带宽都是够用的。

jacky.sun · 发表于 2013-5-17 16:04:21

数据覆盖?这个只能是软件操作来控制。写完以后才能读，应该有握手机制在里面。

tangate · 发表于 2013-5-17 16:25:20

回复 15# jacky.sun

大侠确定是这样的吗？因为我在想，sensor的数据是一直往sdram中写数据的，如果出现分时复用的话，会不会出现sensor的数据丢失的情况

jacky.sun · 发表于 2013-5-17 16:29:16

两个master控制访问SDRAM的时候，肯定有握手或者仲裁吧，不然SDRAM接口上时序不乱套了。

jacky.sun · 发表于 2013-5-17 16:30:23

回复 17# tangate

两个master同时访问SDRAM的时候，肯定有握手或者仲裁吧，不然SDRAM接口上时序不乱套了。

tangate · 发表于 2013-5-17 17:15:23

回复 19# jacky.sun

哦。理解，谢谢您了

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