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[求助] 怎么调整layout使得nmos的sca scb scc 等WPE参数变小

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发表于 2013-4-27 10:59:17 | 显示全部楼层 |阅读模式

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   谢谢
发表于 2013-4-27 11:55:46 | 显示全部楼层
本帖最后由 allen_tang 于 2013-4-27 12:16 编辑

这几个参数好像跟diffusion或者poly到well边沿的距离有关吧,
没接触过65nm以下的制程,不过资料上都是说避免WPE就要增大well到diffusion的距离,或者多加点dummy,还能减少STI应力(mos的diffusion还要共用)。。。不过没有具体的量化数据。
 楼主| 发表于 2013-4-27 13:08:41 | 显示全部楼层
I've tried these methods, none make sense.
STI is much depends on the OD length.
It's 28nm process.
发表于 2013-5-3 13:10:11 | 显示全部楼层
[quote]I've tried these methods, none make sense.
STI is much depends on the OD length.
It's 28nm process ...
nool 发表于 2013-4-27 13:08 [/quote]


    找了两个文档,看看吧。

深亚微米IP模块设计中必须考虑的制造工艺的影响.doc

954.5 KB, 下载次数: 2727 , 下载积分: 资产 -2 信元, 下载支出 2 信元

Proximity Effect Modeling.pdf

64.79 KB, 下载次数: 1163 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2013-5-3 13:32:28 | 显示全部楼层
回复 4# cxl666


    第一篇真给力,完全把那几篇经典的资料翻译好了,总结的很不错,谢谢版主的分享。
发表于 2013-5-3 13:37:37 | 显示全部楼层
总结的很不错,谢谢版主的分享。
发表于 2013-5-17 16:44:58 | 显示全部楼层
通常 device 2 邊 add dummy device and add guard ring 即可
发表于 2013-5-19 14:15:26 | 显示全部楼层
学习一下,现在正遇到这个问题
发表于 2013-6-20 17:28:48 | 显示全部楼层
真是好东西啊
发表于 2013-6-20 18:34:56 | 显示全部楼层
谢谢分享,赞一个
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