关于“PLL锁定时的相位差”

远上寒杉 · 发表于 2013-3-20 13:51:20

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PLL在锁定时会在参考信号与反馈信号之间存在一个相位差（Static phase error或Stable-state phase error），我对这个相位差进行了简单的分析，请问其中有不妥的地方吗？
如有请指出，谢谢！

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smartbear_06 · 发表于 2013-3-20 16:36:03

总结的不错啊

远上寒杉 · 发表于 2013-3-20 20:30:54

之前的一个帖子中有人提到电容的电荷泄漏带来的相位误差问题，并提到温度对电荷泄漏的影响较大，如果是泄露是造成相位误差的主要原因的话，温度对Φse的影响会比较大。

希望各位大牛也把自己的看法贴出来讨论一下。

zhang209a · 发表于 2013-3-22 17:18:35

up 和down不同的delay时间有考虑吗

srj915 · 发表于 2024-7-29 19:25:53

你好，我想问一下，我环振锁相环，频率锁定后，up和dn始终有一个40ns的相位差（refcl为2M），而且没有减小的趋势，这个相位差导致vco控制电压有一个周期性4mv左右的纹波，这个需要从哪方面考虑？CP匹配？漏电？

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