XHDL4.2.1转换Verilog到VHDL时报Unexpected eof错误！！！

xdpeter · 发表于 2013-3-8 16:23:55

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用了一下XHDL.2.1工具，发现几乎多有的verilog文件转VHDL都出错，只有极个别的能转换，大部分报的错误原因如下：
Unexpected eof
Fatal Error(s). Cannot translate

那位大侠知道是怎么回事吗？

eaglelsb · 发表于 2013-3-8 17:01:53

不是太建议你用这种工具转换，因为VHDL的语法用VERILOG严谨得多，尤其是信号类型，是单bit，还是array，还是数字型，像这种转换的处理工具会有很大的难度。
要是反过来转换，会简单得多。

beforeabc · 发表于 2013-3-8 17:44:02

似乎是在识别Verilog时，出问题了。你可以比较下可以转换的verilog code同不能转换的，在格式上的差别。

孑然儿 · 发表于 2016-8-15 10:32:45

由于需要也要将自己的Verilog转换成VHDL，想还是大致熟悉一下VHDL语法吧

zhujak · 发表于 2016-12-5 16:30:12

把所有中文注释行删除，再试一下

[求助] XHDL4.2.1转换Verilog到VHDL时报Unexpected eof错误！！！