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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › DLL lock的问题
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查看: 4570|回复: 7

[求助] DLL lock的问题

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nool
发表于 2013-2-26 10:38:37 | 显示全部楼层 |阅读模式

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DLL 锁定后两个clk差了200ps正常吗？输入是550MHz的clk
Icp=10uA, pfd输出共同导通pulse 150ps
Lock

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www8275
发表于 2013-2-26 15:01:54 | 显示全部楼层
正常，就是offset大了点
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windtauear13
发表于 2013-2-27 13:32:19 | 显示全部楼层
这个是PFD的问题吧
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kechaoli
发表于 2013-9-25 19:26:33 | 显示全部楼层
回复 2# www8275

您好，想请教您下：DLL的滤波电容是不是比PLL的滤波电容要大很多？因为我看了一个DLL的文章说如果要降低抖动，电荷泵的充放电要小，而滤波电容要很大（看一篇文章是95pf）？而DLL中的三个抖动，周期到周期的抖动，RMS抖动，pk-pk抖动这三个用spectre如何仿真？怎么看结果？谢谢了。。
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www8275
发表于 2013-9-26 16:14:47 | 显示全部楼层
回复 4# kechaoli


  看眼图不行？
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kechaoli
发表于 2013-9-27 15:16:45 | 显示全部楼层
本帖最后由 kechaoli 于 2013-9-27 15:17 编辑

回复 5# www8275


   从眼图怎么看？三个抖动都能从眼图上观察？这是我得到一个眼图图 QQ图片20130927151842.jpg 。。。怎么看？新人也不懂。谢谢了
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MEOW-
发表于 2019-6-5 09:33:10 | 显示全部楼层
我的DLL两个clk差160ps就会锁定，但是PFD仍然能产生正确的up、down信号，单仿cp也是可以正常工作的，找不到问题所在，求解答
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love1226
发表于 2019-9-26 17:15:19 | 显示全部楼层


MEOW- 发表于 2019-6-5 09:33
我的DLL两个clk差160ps就会锁定，但是PFD仍然能产生正确的up、down信号，单仿cp也是可以正常工作的，找不到 ...


虽然UP/DN，可以正确区别，说明PFD死区较小，但是CP 的电流建立需要时间，这就是CP所造成的死区，建议尝试电流建立速度更快的CP结构
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