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[讨论] DDR3 MIG3.5 参数的设置

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发表于 2013-2-22 16:47:16 | 显示全部楼层 |阅读模式

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用 Xilinx V6 自带的 MIG 3.5 核( ISE 12.2 )来做DDR3的接口,但 phy_init_done 信号总是不能拉高,这是什么原因呢,纠结一个多月了!

请教各位大大
发表于 2013-2-26 08:34:38 | 显示全部楼层
第一个是你看看设置的参数和ddr3的接口是不是相同,另一个就是修改一下时钟相位与数据或控制总线的相位关系。一般会对相位延时,来保证能够训练成功。
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发表于 2013-2-26 08:35:33 | 显示全部楼层
当然,前提是你把各种信号都按照ug设置正确了。
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