新手请教vcs中 +neg_tchk 和+notimingcheck的问题

rdl890208 · 发表于 2013-2-21 16:52:01

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小弟初学者，请教大神们，PR后用vcs后仿，我用的smic18_neg.v的库，且PR后dump出来的sdf文件里hold很多都是负值。

1.PR后的timing rpt没有时序违反，那sdf里负的hold 是什么意思，是好是坏？

2 有error，提示要加+neg_thck，这个和负的hold有什么关系吗？加+neg_tchk貌似把负的hold修成0了？

3.+notimingcheck就相当于不检查负的hold？那影响仿真所加时序吗？这个命令在仿真时候需要加吗？

正确的仿真，这2个命令都需要加吗？

rdl890208 · 发表于 2013-2-22 08:45:34

自己可能描述得有点小白，有没有高人能指点一二，谢过！

loglong · 发表于 2013-2-25 14:03:18

1. setup,hold的本质是数据不能在clock变化的周围变化, 否则会出错, 把在clock前的叫setup, clock后的叫hold, 其实是一个窗口 (violation window). 但是由于一个触发器内部本身也有delay, 假如data path没delay, clock path有delay, 那么这个窗口从触发器外部看起来的话, 就是往左移了, 移得太多, 就可能让hold timingcheck的值变成负值. 是正确的. 说的比较复杂, 其实画画时序图很容易理解.

2. +neg_tchk是让工具知道你有负的hold/setup值, 以前的clock比较慢, 所以没出现过负值, 现在有了, 必须要加上这个option,不然就不准了. +这个option不是变成0, 是支持负值了, 你说反了.

3. +notimingcheck就是字面意思, 不做timing check, 对于后仿来说, 加和不加的都要跑一跑.

rdl890208 · 发表于 2013-2-28 14:36:18

回复 3# loglong

非常感谢！我现在遇到个问题，DC综合后的netlist和sdf拿来后仿，波形到一个地方所有输出pin全变x态了，后续就全是不定了。而将综合后的sdc和netlist进行APR，然后输出PR后的netlist和sdf文件拿来后仿，波形就没有问题。这是为什么呢？DC和PR都没有timing violation。vcs命令都是用的vcs -gui -R top_testbench.v +neg_tchk 烦请大神看看，可能是哪的问题？

lshj98115 · 发表于 2013-3-3 22:56:38

DC不修Hold啊，一般综合后的网表只跑0delay的就可以了，DC综合以后的SDF不准确的，可能有些大delay。你只跑0delay的综合后网表就可以了

rdl890208 · 发表于 2013-3-5 16:31:57

回复 5# lshj98115

非常感谢！

yangweijlu · 发表于 2015-9-7 11:11:55

学习了

jxli99 · 发表于 2017-10-25 18:53:26

回复 5# lshj98115
回答得非常好，简洁，易懂，学习了，谢谢！

andy2000a · 发表于 2018-6-5 15:26:59

DC不修Hold啊，一般综合后的网表只跑0delay的就可以了，DC综合以后的SDF不准确的，可能有些大delay。你只跑 ...
lshj98115 发表于 2013-3-3 22:56

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http://www.eetop.cn/blog/html/31/262431-4699793.html

0delay use

+delay_mode_zero:将标准单元中定义的延时替换为0 ??

ddxoxpp · 发表于 2020-3-24 21:00:44

rdl890208 发表于 2013-2-28 14:36
回复 3# loglong

楼主你好，我最近也遇到了这个问题，dc综合后的网表拿来进行VCS仿真，reset信号过后集体出现x状态，请问是仿真原因还是设计问题呢？

[求助] 新手请教vcs中 +neg_tchk 和+notimingcheck的问题

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