比较两个脉冲的宽度

liangyi790328_8

此电路将用于数字PLL设计中。 10ps的差值也是我们想要达到的pll jitter 的大小。。

wgang0224

greatdilly

时间放大器 楼主尝试过没？

wh1105

That almost impossible with the digital circuit. The general purpose of the digital circuit is used the standard cell. There has a minimum width pulse limitation. So if you want to do 50ps pulse width. that must be satisfied the requirement of  minimum width pulse.
I thought the analog circuit is the best choice.

wrl201

信号的jitter可以在FPGA外部控制在fs级别的，只是如何区分两个脉冲的脉宽，而且是10ps级别确实伤脑筋。目 ...
coyoo 发表于 2013-2-22 09:52

                               
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   这样的精度，首先想到TDC，但这个确实太变态了吧

coyoo

这样的精度，首先想到TDC，但这个确实太变态了吧
wrl201 发表于 2014-3-25 11:54

                               
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如果能很好掌控FPGA内部的IC延时，也不算什么变态。

bworth

ps级信号在fpga中没办法处理
iodelay单元一个tap好像是78ps

立青

可否基于时间-电压-频率-？-？  ？

sina4321

建议将需求详细说明一下，大家看看是不是一定要这样实现
单说楼主说的这些信息的话，用fpga的话，我觉得数字方法实现是不现实的，就算实现了代价也太大
最好还是从需求讨论起，也许有其他方案可以更简单的完成这个任务

gellmann

FPGA有这么高的PLL去采样你的信号吗？5ps，就是200GHz， 你还要满足奈奎斯特定理。
即使有，你怎么处理skew呢？ 这点在skew里面很正常，FPGA的clk tree基本对用户透明，无法掌控。