请教关于DFT的问题

eeares

回复 10# xkager

1)无论你的网表改成什么样子，你的真实测试的chip中D2/D还是来自D1/Q，只要你产生的向量中，D1/Q会toggle，那么这条路径就有几率出现hold从而影响测试。
2）真实芯片没有uncertainty这个说法，T.O之后，所有的design-stage的uncertainty/derating都变成了design margin，这个margin要通过ATE测试才能知道,并且和工艺相关

zeushuang

讨论的很深入

xkager

回复 11# eeares

谢谢回复。
1）的确是这样的，即使改了netlist也有概率导致fail。
我当时是这样处理的：有两条scan path的hold volation大于100ps，我采用了改netlist的方法，貌似效果还可以。测了几百颗，也就是一颗直接在scan test pattern的时候挂了。
有四条的volation很小，我直接改pattern了，说白了就是降低覆盖率，不去判断这些时序很紧的地方。
这些方法不一定好，但我只能想到这些了。如有好方法，欢迎指教。

2）我明白了，谢谢。uncertainty在流片前该怎么去估计呢？？
我这次碰壁的根源就是少估了些。

3）我上一个问题其实想请教的是：
如果uncertainty设得大，会不会CTS的时候，做出来的实际也很大（对CTS而言，相当于约束较松？），这就会使得实际做出来的芯片的margin其实并不大？只是match预估而已？

xkager

回复 11# eeares


    sorry。之前对jitter、skew、uncertainty等概念混乱，很多问题问得有点幼稚，感谢你的耐心回复。
    这两天重新复习了这些概念，结合你的回复，部分问题想通了。
    还有两个问题想请教：
    1）理论上，jitter不会对hold time产生影响（假设hold 只检查同一时刻且是同一个时钟），对么？
    2）Derating factor 在APR之后的STA中，一般设为多少？

Syn2012

碰到同样问题的前来学习了！

kwg-2005

学习下

skjeon78

good info

sunilrirt

Thanks..