菜鸟求问一个verilog代码编写问题

zerorenee · 发表于 2013-1-18 21:32:30

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该如何实现一下波形，假设enable信号时输入信号（clk信号未画出）：enable下降沿触发另一个信号finish，但是finish只持续了一个周期的时间，start信号同理。

QQ截图20130118212541.png

A1985 · 发表于 2013-1-19 10:10:11

鉴沿处理即可。

zerorenee · 发表于 2013-1-19 16:22:45

回复 2# A1985

？？鉴沿？

zheng070608138 · 发表于 2013-1-21 21:17:39

可以描述的详细点吗？我帮你解答

zerorenee · 发表于 2013-1-22 12:35:52

回复 4# zheng070608138

就是如上图所示
enable信号上升沿触发begin信号但是begin信号只维持一个周期；同理enable信号下降沿触发end信号但是end信号也只持续一个周期

zhaichunhua168 · 发表于 2013-1-23 21:28:54

做一个沿产生电路，对enable打一拍，取异或就可以了！

zerorenee · 发表于 2013-1-24 21:45:14

回复 6# zhaichunhua168

麻烦说的详细一些好么。。？

juliuszwj · 发表于 2013-1-25 14:31:17

既然有一个周期之说，那就是同步逻辑了。在同步中沿鉴enable不就行了。再对begin和end做状态判定好了。

zerorenee · 发表于 2013-1-25 14:37:27

回复 8# juliuszwj

额什么叫在同步中沿鉴enable？？

zxpfrz@qq.com · 发表于 2013-1-28 17:28:10

我是新手，你这样写行不：
always @(posedge Enable) begin
  Begin <= 1'b1;
  if(Begin) Begin <= 1'b0;
end

always @(negedge Enable) begin
  End <= 1'b1;
  if(End) End <= 1'b0;
end

我没有测过，不知道行不行！你试试

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