synopsys工具介绍（二）

eda2013

1． leda
leda?是可编程的语法和设计规范检查工具，它能够对全芯片的vhdl和verilog描述、或者两者混合描述进行检查，加速soc的设计流程。 leda预先将ieee可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力。


3．scirocco
scirocco是迄今为止性能最好的vhdl模拟器，并且是市场上唯一为soc验证度身定制的模拟工具。它与vcs一样采用了革命性的模拟技术，即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。scirocco的高度优化的vhdl编译器能产生有效减少所需内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。这一性能对要进行整个系统验证的设计者来说非常重要。


5. physical compiler
physical compiler?解决0.18微米以下工艺技术的ic设计环境，是synopsys物理综合流程的最基本的模块，它将综合、布局、布线集成于一体，让rtl设计者可以在最短的时间内得到性能最高的电路。 通过集成综合算法、布局算法和布线算法。在rtl到gds ii的设计流程中，physical compiler向设计者提供了可以确保即使是最复杂的ic设计的性能预估性和时序收敛性。

6. clocktree compiler
clocktree compiler是嵌入于physical compiler的工具，它帮助设计者解决深亚微米ic设计中时钟树的时序问题。它不仅能够简化设计流程，而且可以极大的提高时钟树的质量：对于插入延时有5％－20％的改进，对时钟偏移有5％－10％的改进。