hspice 和siwave做板级仿真

ldwanglun · 发表于 2013-1-18 16:21:11

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本帖最后由 ldwanglun 于 2013-1-21 14:01 编辑

各位大侠，本人之前有尝试用allegro PCB SI 做intel CPU 的DDR3 信号仿真.但是intel 提供的CPU 模型包含buffer 模型（IBIS)和package 模型（HSPICE). package 模型没办法导入到PCB SI 中，所以精度较差，不具参考价值。
intel 新一代的CPU 完全不再提供IBIS 模型，只提供HSPICE和Verilog-A file。所以准备改采HSPICE来做。另外准备采用ansoft 的siwave来提取allegro板子的传输线模型。本人新手一个，刚刚接触HSPICE，siwave也没用过。自知难度很大，但是老板对这个比较感兴趣。所以我只能知难而上了。希望得到大神们的指点。非常感谢。

ldwanglun · 发表于 2013-1-18 16:25:11

斑竹能不能帮忙删掉下面的？怎么重复这么多？

haipiao · 发表于 2013-1-19 14:31:30

这帖子看得我眼晕。。。。

ldwanglun · 发表于 2013-1-21 14:03:12

回复 3# haipiao

呵呵，已经重新编辑了

ldwanglun · 发表于 2013-1-21 20:07:12

请教个问题。我们allegro的板子没有问题，都量产了。但是导入到SIWAVE,做valadation check，却有很多error：self intersection error,point connection,disjoint net,DC -shorted net,identical/overlapping via error 这些error 都有，咋办呢？

ugi929 · 发表于 2013-1-24 09:40:31

没有使用SIWAVE检测过板子，但是制板时是使用的Valor检查的啊，Valor没有问题就OK

wave654321 · 发表于 2013-1-27 16:55:07

MARK一下，期待高手解答。

ldwanglun · 发表于 2013-1-30 09:31:59

没办法，自己在allegro 里按照siwave 提示的坐标，把它认为是错误的地方全修正，就ok。siwave 的兼容性真不行。

ldwanglun · 发表于 2013-1-30 10:03:03

仿了USB 3.0信号，持续时间100ns，但是发现波形随时间推移会向上飘，而且中心点也不在0v，而是整体在0v 以上。如图所示，另外传上主sp 文件和.lis 文件，其中U3_test_1.sp是我用siwave 提取的差分传输线模型，如果换上示例给的一个模型则不会有这样的问题。请大神帮忙看看何故。感谢。

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u3_tx2_main.rar

fengjie19871128 · 发表于 2013-2-3 16:39:51

mark一下

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