有关Verilog仿真时序问题

stonelet

近来我用Verilog写了一个小程序大概结构如下：
module mypro
input
output
reg a,b;
initial
always
  begin
   #5 task1;
   #5 task2;
  end
task task1
   a=1;
endtask
task task1
   b=0;
endtask
endmodule
我想问一下大家在进行仿真时，程序执行的顺序是一个怎样的情况？

我是浪子

程序开始执行时，所有function block（always，initial。。。）同时执行，在单个
block中，根据你写的时序要求执行。
一般的，block assign按顺序执行，noblock assign并行执行。

bobo1982

你用的是什么仿真器?

power-twq

在MODELSIM上试验一下就知道了

霡霂

initial 只是执行一次 同时调用 task

ydlm42sj

task 很少用啊！！1