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论坛上面都已经有了，所以只给出了连接地址，需要的自己去下吧。
经典书籍收藏：
No.1 Writing Testbenches, Functional Verification of HDL Models
by Janick Bergeron
本书主要以HDL（verilog/vhdl）为例，详细讲述了在IC DESIGN FLOW中
Verification 以及Test的设计思想、方法和技巧，涵概了测试的各个方面，
是目前进行IC设计的同仁们最为推荐的一本宝典！！
下载连接：
http://www.eetop.cn/bbs/viewthread.php?tid=23263&highlight=Writing%2BTestbenches%2C%2BFunctional%2BVerifica
No.2 Priciples of Verifiable RTL Design, 2nd Ed.
by Lionel Bening & Harry Foster
比较早的介绍有关RTL Validation设计的宝典书籍，是原来HP的一位大牛撰写的！！
你可以到作者的网站看看，有相关的本书的设计范例以及script下载！如果想使
RTL设计非常的完美，保证你的后端设计一次成功的，这本书是不可缺少的。
下载连接
http://www.eetop.cn/bbs/thread-3432-1-1.html
No.3 A Practical Guide for Designing, Synthesizing, and Simulating ASICs and FPGAs using VHDL or Verilog
（HDL Chip Design) by Douglas J. Smith
最为经典的讲述VHDL以及Verilog 设计的宝典书籍！设计范例涵盖很多设计中经常用的设计模块，堪称IC设计的 “词典”， 书中的很多范例都可以作为你设计应用中的IP进行应用！！
下载连接（附件多了些，呵呵）
http://www.eetop.cn/bbs/viewthread.php?tid=22443&extra=&highlight=A%2BPractical%2BGuide%2Bfor%2BDesigning%2C%2BSynthes&page=2
No.4 Advanced ASIC Chip Synthesis Using Synopsys Design Compiler and PrimeTime
by Himanshu Bhatnagar CONEXANT, Newport Beach, CA, USA
迄今为止唯一的一本针对主流IC设计平台工具，synopsys design compiler
以及primetime的设计流程 进行具体指导的宝典！参考本书你可以很快就可
以对RTLdesign flow 以及static timing analysis有很深的理解，设计功力
也会增加那么一点点了， 当然还需要你勤加练习！
下载连接
http://www.eetop.cn/bbs/viewthread.php?tid=3500&highlight=Advanced%2BASIC%2BChip
http://www.eetop.cn/bbs/viewthread.php?tid=3419&highlight=Advanced%2BASIC%2BChip（中文ppt）
No.5 Reuse Methodology Manual for System-on-a-Chip Designs Third Edition
Edited by Michael Keating Synopsys, Inc., Mountain View, CA, USA
Pierre Bricaud Synopsys, Inc, CA, USA
进行SOC/IP 设计以及可重用设计的宝典书籍！是synopsys的一位牛牛写的！
主要以mentor和synopssy的设计工具为流程，讲述了SOC/IP可重用设计，
验证设计的基本方法。
http://www.eetop.cn/bbs/thread-20495-1-1.html |
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创芯大讲堂
创芯人才网
发表于 2006-12-26 15:40:14
