hyperlynx design-kit。关于PCIE总线。

davidli2012 · 发表于 2012-12-26 12:58:03

回复 9# pollyanna

可以根据标准确定。标准里边有抖动的指标要求，UI-抖动=要求的眼宽@ber

pollyanna · 发表于 2012-12-26 14:56:48

根据附件图片上的RX-SPEC，可以判定最两端的时间参数分别为20,80吗？？即0.2UI,和0.8UI

davidli2012 · 发表于 2012-12-28 22:43:01

这张图标是PCIE1.0规范对RX特性指标的要求。PCIE协议本身对信号质量和抖动的定义比较特殊，其实不太适合作为刚开始入门学习讨论的内容。我尝试一下尽量简单的描述一下，如果说的不够清楚的地方，大家可以再提出来交流。

davidli2012 · 发表于 2012-12-28 22:57:04

图中画绿线表示的指标是用来测试验证RX芯片接收容忍度的指标，即要求RX在这样的信号质量情况下误码率要满足1e-12。

如果仿真中在TX端模型中已经按照标准加入了相应的抖动分量，则RX-mask可以按照剩余眼宽0.4UI@1e-12BER来设定，即最左侧点为0.3UI，最右侧点为0.7UI(假设中心是0.5UI的情况下)。

这里需要注意的是，常用的PCIE1.0应用场景是Common-clock模式，这种情况下系统抖动指标分配中是包括了100MHz Ref-clock带来的额外抖动影响的，换句话说，在TX模型中增加的抖动是需要考虑这部分因素的，这样才能直接套用RX 0.4UI总眼宽的模版要求。

davidli2012 · 发表于 2012-12-28 23:07:48

PCIe_Rj_Dj_BER_R1_0[1].pdf (265.1 KB, 下载次数: 14 ) 还有一种简化的方法，可以这么考虑：
假设TX和RX芯片都是满足标准要求的，那么我们主需要关注由于无源链路导致的抖动是否能满足标准要求即可。具体的实现方式就是，TX端模型中不增加各种抖动分量，进行全链路的仿真，然后看一下由于链路导致的抖动是否满足要求（比如PCIE1.0规范中针对Common-clock模式下，规定由于链路引入的抖动应该不超过90ps），可以参考附件23页的表格中Midea那一行的数字。需要注意的是，用这种简化方法仿真出来的眼图，眼高会比实际链路高一些（因为仿真中TX端没有考虑任何抖动），对眼高的判断需要做一些简单修正（即修正TX端抖动都眼高的影响度）。

luvning · 发表于 2012-12-30 22:46:11

[资料] hyperlynx design-kit。关于PCIE总线。

站长推荐 /1