问一个综合成门级网表的问题

284294022 · 发表于 2012-11-20 14:52:37

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本帖最后由 284294022 于 2012-11-23 18:10 编辑

希望从.v生成一个由二输入与、或等组成门级网表文件
先试着用synplify做了一下，发现生成的都是lut这些

怎么样才能生成我希望的那种网表文件？

用dc还是synplify？
需要加什么样的约束呢？

cxl666 · 发表于 2012-11-21 12:44:14

284294022 · 发表于 2012-11-21 13:29:51

回复 2# cxl666

再咨询一个问题吧

比如.v里面有一个乘法a*b=c。
我希望能有个比较方便的办法，把verilog表示a*b=c变成用与、或、非、触发器的verilog表示。

dc综合之后，也能得到门级网表，但是还有很多需要修改的地方
有没有更简单一些的方法呢？

cxl666 · 发表于 2012-11-21 22:07:56

回复 cxl666

再咨询一个问题吧

比如.v里面有一个乘法a*b=c。
我希望能有个比较方便的办法，把ver ...
284294022 发表于 2012-11-21 13:29

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不是很明白你的意思，dc就是将RTL级综合成门级的，如果你只是要表达式可以用DW库即可。里面有很多现成的~

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