veriloga的疑惑

腐朽的青春99 · 发表于 2012-11-16 19:45:38

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本帖最后由腐朽的青春99 于 2012-11-16 19:47 编辑

看到一个教程说常用的veriloga可以先建symbol，然后可以从cellview中根据导向自动生成，但是我操作怎么只生成了一段只有输入输出定义端口的东西，下面的导向怎么出来的，求高手指点啊

麝香犬 · 发表于 2012-11-17 01:02:26

在cadence library manager里选择file->new cell view ，type应该是选model write，cell名字输入veriloga，确定就可以了

腐朽的青春99 · 发表于 2012-11-18 09:57:09

回复 2# 麝香犬

多谢，一楼好人啊

sli103105 · 发表于 2012-11-18 14:15:07

或者直接拷贝现有的，再做修改。

摩卡咖啡 · 发表于 2020-6-28 15:33:52

麝香犬发表于 2012-11-17 01:02
在cadence library manager里选择file->new cell view ，type应该是选model write，cell名字输入veriloga， ...

666可以了

newrfdesign · 发表于 2020-8-20 20:36:03

Thanks for sharing

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