时序违规，为什么硬件调试仍然能得出正确结果呢？

cyberly

compile之后，时序报告中显示setup time违规（hold time不违规），message pane给出了以下两条critical warning：
Critical Warning (332012): Synopsys Design Constraints File file not found: 'lcd_module.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Critical Warning (332148): Timing requirements not met

以下是我的猜测：
时钟频率过低（20MHz），并且硬件调试的效果是显示，因而人眼看不出时序违规对硬件调试的影响？

zzkkelley

这个意思是时序分析需要一个时序约束文件，但你没有这个文件，但是综合器也会综合的，不保证对设计进行优化，包括时序的优化，但是结果也可能是对的。

教父

你查询一下DC的帮助文档就明白其中的含义了

cyberly

回复 3# 教父


    我用的是QII