后端面试--每日一题（083）

陈涛 · 发表于 2012-10-29 11:13:18

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Design a divide-by-3 sequential circuit with 50% duty cycle?

（用标准单元）画一个50% duty cycle 的三分频电路

难度：1

matafeiye · 发表于 2012-11-1 01:18:57

是占空比50%？这个为啥难度只有1，我觉得很难啊，求版主解答。

陈涛 · 发表于 2012-11-1 11:51:10

都是招毕业生的考古题，上网搜一下就有了

X6J6P6 · 发表于 2012-11-2 16:45:37

用时钟上升沿生成一个3分频时钟，再用时钟下降沿生成一个3分频时钟，这两个时钟信号相或就可以啦。

yzquestc · 发表于 2012-11-8 16:19:56

需要用到负沿逻辑

yzquestc · 发表于 2012-11-8 16:21:04

这个对时序需要check neg reg时序
不划算

yzquestc · 发表于 2012-11-8 16:22:55

实际中没有这样做的必要
需用硬PLL

真我个性 · 发表于 2015-8-31 15:22:11

50%占空比三分频器的设计方法http://wenku.baidu.com/link?url=57aywD0Q6WTnl7XKbIHuEwWENnSuPS32QO8X0a0gHpOOzdnNt_K0mK2cucVaEHVSlTeBJatlY62ZU4vcN8CU3WotWQFHB3b41V1f-6iDfhW

tonyhard · 发表于 2019-10-28 15:02:38

三分频不简单啊。。。

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