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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Altera时序约束培训资料【分享】
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楼主: jornsnopy

[资料] Altera时序约束培训资料【分享】

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泪无痕
发表于 2014-8-31 16:36:16 | 显示全部楼层
《通向FPGA之路——七天玩转Altera之时序篇》

楼主敢直接贴原标题吗。。。
这东西。。。早有了
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vincent_long
发表于 2014-8-31 20:44:06 | 显示全部楼层
谢谢分享
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dyzd123456
发表于 2014-9-15 16:40:47 | 显示全部楼层
信号完整性
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dpzhanght
发表于 2014-10-5 20:32:14 | 显示全部楼层
O(∩_∩)O谢谢
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503295064
发表于 2014-12-15 19:02:29 | 显示全部楼层
正准备学！！谢谢
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越野
发表于 2015-1-27 00:04:14 | 显示全部楼层
看      看
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chenlidong
发表于 2015-2-6 08:42:16 | 显示全部楼层
楼主，你是一个好人
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mulanshan
发表于 2015-2-6 09:28:31 | 显示全部楼层
回复 1# jornsnopy


    谢谢
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mike9621
发表于 2015-2-6 14:35:47 | 显示全部楼层
谢谢楼主分享
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FinFET
发表于 2015-2-7 05:54:14 | 显示全部楼层
这个是中文版吗？
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