|
马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。
您需要 登录 才可以下载或查看,没有账号?注册
x
家里刚换了新电脑,下了些新软件,写了个小代码TEST一下,结果郁闷了,一个 verilog module编译老报错,但是我感觉没有错啊,不知道为什么?请帮忙看看原因。谢谢
软件是新下载安装的modelsim 10,
写了个小module,大概这个样子:
module ram #
(
parameter DWIDTH = 32 ,
parameter AWIDTH = 8
)
(
input wire rst ,
input wire clk ,
input wire wr ,
input wire [`AWIDTH-1:0] addr ,
input wire [`DWIDTH-1:0] wdata ,
output reg [`DWIDTH-1:0] rdata
);
endmodule
用modelsim编译这个文件就报错:
# Model Technology ModelSim SE vlog 10.0c Compiler 2011.07 Jul 21 2011
# -- Compiling module ram
# ** Error: ../src/ram.v(12): (vlog-2163) Macro `AWIDTH is undefined.
# ** Error: ../src/ram.v(13): (vlog-2163) Macro `DWIDTH is undefined.
# ** Error: ../src/ram.v(14): (vlog-2163) Macro `DWIDTH is undefined.
# C:/modeltech_10.0c/win32/vlog failed.
为什么呢?这是标准的2001语法啊。 |
|