VERILOG-XL来进行仿真的问题 求大神帮忙

jll_leide

不能正常使用，VERILOG-XL来进行仿真每次仿真时都提示：
    User-settable GLOBAL varible:verilogSimBinary is invalid
    Relative pathnames are relative to run directory
        OK/CANCEL aborts simulation
    解着点击OK或CANCEL，VERILOG-XL都不能动作。
    VERILOG-XL的界面是能出来，好象也可以正确的提取网表，但是快要好的时候确出现上面的问题了。以至于不能正常工作。不知道是那里没有设置好了？

jll_leide

需要安装ldv或isu

61angel

已装ldv5.1，还是一样，只是波形查看器出来了

dennisi123

回复 3# 61angel


   你好 我也遇到了相同的问题，请问你解决了吗？