VMM/UVM/OVM到底有什么不同之处？

jinneezzf · 发表于 2012-9-25 10:26:23

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本人新手，刚学习了SystemVerilog，看到有VMM/OVM/UVM/OAM等很多验证方法，他们都有什么共同之处和不同之处呢？求指教

flyboy · 发表于 2012-9-25 11:53:22

期待大牛来解释一下，怎么个顺承关系

asic_wang · 发表于 2012-9-25 12:08:15

刚学sv就准备研究方法学了，不太科学吧。
鄙人建议你把IEEE1800-2009通读一边，把上面的例子上机一边，然后把chris spear的systemverilog for verification这本书好好研究一下，弄懂了之后在研究方法学，语言本身的基础不扎实就想飞，能学好么？能学懂么？UVM的代码随处可下载，你先看看它的代码里有多少关键字你不懂的，或者甚至你都没有听说过的，如果没有，你可以研究UVM了，如果有，先把基础打牢了再说，不要浮躁..............

jinneezzf · 发表于 2012-9-26 09:46:50

回复 3# asic_wang

那本书我看过一遍正在看第二遍呵呵看到那麽多M很好奇又是一头雾水就上来问一下
多谢指点!

novacreo · 发表于 2012-9-29 13:44:02

UVM就是在OVM的基础上加了些VMM的精华。话说当年我看UVM源码，发现和OVM源码一模一样，UVM的设计组也承认第一版的UVM就是用脚本把OVM源码中的"ovm“整体替换成"uvm"。

三个M就是个工具，不同厂商之间相互制衡的产物。只要理解了SV的目的，理解了随机验证，自己也可以搞出个M来。

zhaozhong0629 · 发表于 2012-11-9 16:59:16

支持的工具不同不同的厂家

wangxiangru2000 · 发表于 2013-3-4 16:15:48

说的好啊，我也是刚学习systemverilog就想学习UVM了

不屈的生命 · 发表于 2013-3-4 21:50:55

验证是一门很庞杂的体系，别想着搞定VMM/OVM/UVM就OK了。

ccmkate · 发表于 2013-3-8 13:00:58

也想知道

monkrong · 发表于 2014-2-12 07:17:47

自己做VHDL/VERILOG编程也已经很多年了，对于3M的了解其实还不是很多。总感觉这个像是用面向对象的C来描述HDL。同时在TB的验证过程中更多注重测试的完整性，但是如果你有足够多的经验覆盖所有的可能性以及时间上的状态跳跃，在没有完全理解3M的特点的时候你就可以做到比较完善的测试了。

当然系统的大小还是需要验证的。一个人做一个项目，用到十万门级的电路已经算很大了。

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