formality求助

clean_water · 发表于 2012-9-13 10:55:13

本帖最后由 clean_water 于 2012-9-13 10:56 编辑

现在top层有一个IP核，但是是我们自己设计的，只是分开的去设计，然后做dc，dft等，
那么做formality的时候，如何做整体的check，形式验证？？
需要读取top的dc svf和IP 的dc svf，然后读取参考设计，这里假设是rtl2hier，
那么rtl是可以全部读取的，包括IP的，那么hier的读取呢？同时读取top_hier.v&ip_hier.v？？
有谁做过此流程，有什么精髓没？？给指导下，谢谢了，不甚感激~~

A1985 · 发表于 2012-9-13 10:55:14

read_svf low.svf
read_svf top.svf -app
read_verilog -r ....
read_verilog -i ...
match
verify
debug

icfbicfb · 发表于 2012-9-15 07:17:40

如果hier flow，可以先blackbox下面的，一级一级做

set_auto_match xxx

clean_water · 发表于 2012-9-17 17:09:24

本帖最后由 clean_water 于 2012-9-17 17:23 编辑

回复 2# A1985

我现在用的formality是2011版本的，没有read_svf命令，不过和set_svf命令应该是一致的，但是我想问下，这两个svf文件读取的顺序有什么要求？按你的说法，应该是先读取low.svf，然后-app(附加) top.svf，为什么不是先读取top的，再附加上low的呢？？还希望大神帮忙解答下，而这如果颠倒了，有什么影响？

ug上我暂时还没找到合理的说明~

clean_water · 发表于 2012-9-17 17:11:46

回复 3# icfbicfb

谢谢，不过我想的是一次性比较，一级一级比较的方式我已经做好了，就是先做了low层次的formality，然后做top等次的时候，我就把low层次的设置为blackbox，不去比较，但现在就想尝试一次性比较的方式，ug上也没找到有效的做法。

A1985 · 发表于 2012-9-17 21:24:14

先后顺序没有影响，set_svf.

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