[求助]几个数字电路的问题需要解答

loweo

1、为保证时序电路的稳定性设计将采取什么？请选择，并对你的选择画图示意

2、
门时钟为什么在一般的半定制电路设计中不得使用？请选择，并对你的选择进一步说明：

                         A、建立时钟树 B、可测性 C、热力分布的焦点

3、
零延时产生的原因是什么？请选择，并对你的选择进一步说明：

    A 、时钟树精度不够 B、两级锁存之间有组合逻辑信号反馈 C、电路可能存在Best Case和Worst Case之间的差异

4、
可测性问题的核心思想是什么？请选择，并对你的选择进一步说明：A、组合逻辑的每个器件必须有测试激励完成0到1或1到0的测试B、必须完成0到1再到0或1到0再到1的测试C、时序逻辑在寄存器D端增加选通电路D、5到A及A到5在总线上的遍历测试5、
所有测试激励的测试结果均需要反映在总线上吗？请选择，并对你的选择进一步说明：A、组合逻辑需要 B、大部分需要 C、时序电路需要D、全部都需要
E、根据测试覆盖率要求

chen.gang.2012

1.  SYNC design style,  Build clock tree
2. testbility
3. Do not understand the meaning with "0 delay"
4. C, add muxplexer on the D pin of each DFF, to make every DFF controlable and detectable.
5. C