每日一题0806

vipjph

1、列出IC设计中节省功耗的办法
2、画出下面两个状态机的逻辑综合图，并说明两种写法的优缺点。

1. always @(posedge clk or negedge rst)
   
2. if(!rst)
   
3. begin
   
4. state<=0;
   
5. out<=4'b0000;
   
6. end
   
7. else
   
8. case(state)
   
9. 0:
   
10. begin
    
11. state<=1;
    
12. out<=4'b0000;
    
13. end
    
14. 1:
    
15. begin
    
16. state<=0;
    
17. out<=4'b0001;
    
18. end
    
19. endcase
    

复制代码

1. always @(posedge clk or negedge rst)
   
2. if(!rst)
   
3. state<=0;
   
4. else
   
5. case(state)
   
6. 0:state<=1;
   
7. 1:state<=0;
   
8. endcase
   
9. 
   
10. always@(state)
    
11. if(!state)
    
12. out=4'b0000;
    
13. else
    
14. out=4'b0001;
    

复制代码

欢迎大家积极讨论，答案稍后揭晓，参与讨论者30信元奖励。

vipjph

欢迎大家积极讨论，答案稍后揭晓，参与讨论者30信元奖励。

songchao236

第二题：
    个人认为第二种写法优于第一种，同步时序和组合逻辑分别放到不同的always 程序块中实现，有利于综合器优化代码，添加合适的时序约束条件。希望高手补充。。

jiemoyang

前者比后者综合时out信号多一级流水。或者的代码风格比较好。
IC设计节省功耗，还真不知道

z-z-m

1.越是前端，节省功耗的效果越好。
      好的架构，功能模块划分清晰。
    好的算法，用较小的资源实现。
    门控时钟，减少时钟树上的高低跳变，时钟树的功耗可以占到整个设计的70%以上。
    对不工作模块断电，需要工艺库支持。
    多电压设计，对IO和core使用不同的电压。
    多时钟设计，对速度慢的模块，降低时钟频率。
    欢迎补充……
2.个人认为，分开写思路结构清晰，方便读和修改。

zhrscut

这是什么语言啊？是verilogHDL吗？第一个语言感觉顺序挺好的，第二个言语综合就好一点

CSMEC_WUYU

1、低功耗方法：
  (1) 降低工作电压；(2)降低电路的容性负载(将乘法变化为加法或移位操作)，减少翻转次数，包括时钟门控、操作数隔离等方法；
  (3)物理的相关低功耗处理。
2、第一种写法综合出来的电路，out的输出与时钟有关系，好处在于out的输出必须是在时钟的跳变进行更新，不会由于state的抖动毛刺而出现在变化；
   第二种写法out的产生逻辑为组合逻辑，只与state的变化有关，容易随state信号的抖动毛刺而抖动

水木东华

要降低IC设计中功耗，首先应该明白IC设计中功耗的来源（本观点只只对数字IC及其CMOS工艺）：
P总功耗=Pswitch+Pshort+ Pleakage（Pswitch为动态功耗，Pshort为P管和N管同时导通时产生的短路功耗，Pleakage是由扩散区和衬底之间的反向偏置漏电流引起的静态功耗）
影响功耗的因素：1》电源电压2》负载电容3》开关活动性
值得注意的是功耗优化是一个整体，单单考虑某一方面是不够的。
可以从工艺、版图级、晶体管级、门级、RTL级、行为级多个角度去考虑降低功耗！

falloutmx

2.
2种都不太好，第一种不分段的状态机不容易调试和发现问题，这是小状态机所以还好。第二种采用了组合逻辑输出，容易受毛刺影响。第一种的输出在state后一个clk，第二种的输出紧接着state。

bjxiaoyuan

IC设计中节省功耗的办法：
    采用Vccmin设计，即采用更小的供电电压。分动态power和静态power，尽量减少开关转换的频率。

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