14位DAC的fft测试sfdr

fuzhibo · 发表于 2012-8-3 10:07:38

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本帖最后由 fuzhibo 于 2012-8-3 10:12 编辑

大家有谁做过DAC的sfdr测试我做的为什么有这么大的谐波，下面是仿真输出结果和fft的结果
希望有牛人能给予我些指导

fuzhibo · 发表于 2012-8-3 10:10:13

谁能告诉我这是怎么回事，是因为仿真的输出结果在顶端时码元间的差距很小，最后导致很大的谐波分量吗？

sumig · 发表于 2012-8-3 10:37:20

回复 2# fuzhibo

你这是那种类型的DAC，从速度和指标上看感觉像电流型的，从结果看上去settling不是特别好，你确认一下是不是取的每个step的末尾精度比较高的数据点；然后看看每个cell的电流镜像精度如何，如果电压裕度足够的采用triple cascode电流源或增益增强型cascode增大电流源输出阻抗；检查开关有无引入明显干扰。

fuzhibo · 发表于 2012-8-3 10:59:06

恩我更改了采样开始时间，但是结果还是会出现这种谐波，我想是不是输出顶峰时，码元变化的差距很小，然后又因为电流源上升和下降时间的原因，导致采集的数据相同，最后引起谐波。
还是采集数据的时候我采到了毛刺的位置

zhongbo1127 · 发表于 2012-8-3 16:24:46

回复 1# fuzhibo

你好，指教谈不上，说说我的一些愚见吧。

看你的仿真结果图片，貌似你并没有run 完所有的 digital code ，（即从0000.......(14个0)到1111.....（14个1））而且你的仿真信号周期只有一个。
这种情况下.你的DAC退化成为一个低位的DAc. 更加本质上来讲，由于你的LSB并不等于FS/(2^14-1),导致了结果的量化噪声变大。当然得到的SNR结果远远小于6.02*14+1.72的理想结果。呵呵，ENOB也显示了这一趋势。

另外，仿真的时候使用COS信号作为输出，会产生偶数次的谐波。

我的一些建议，也是通常的做法。用一个16为的理想ADC输出作为你DAC的输入码。ADC的输入端为一个SIN信号。
你可以选择run一个完整的SIn周期，此时ADC时钟高一些，也可以选择run很多sin周期，ADC时钟可以相对较低。
这两种方式同样要消耗挺长的时间，但是高位的DAC验证就是这样，木有办法。

两外，适当的选取输入时钟周期和数据采样周期，避免频谱泄露。（貌似你的图没有这方面的问题）

good luck~~！