急，再次求助PDK对仿真结果的影响！！！！！！！

Miao_hero · 发表于 2012-7-19 12:07:14

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之前没有PDK设计完成，但是用了PDK之后仿真结果不同，对比两者的网表中多了nrd.. as sb sd as ps 等参数，请问这些参数是什么意思，影响仿真结果么！！问过一些有经验的都说PDK不应该影响仿真结果的，请问这是怎么回事？求大虾解答啊！

chipdesign · 发表于 2012-7-19 12:31:44

一般都是在pdk中设计，完整的pdk包括能生成版图的pcell
在用pdk进行设计时，对于晶体管来说只要关心L和W还有Multiple。
很少需要考虑到你说的那些参数。
你要保证你仿真调用的是同一个model就行了，比如tsmc的工艺
在pdk库里面有model，还有就是单独的model。

chipdesign · 发表于 2012-7-19 12:34:02

应该以pdk为准。

Miao_hero · 发表于 2012-7-19 12:53:21

回复 2# chipdesign

谢谢！那些参数就是PDK仿真时候生成网标中出现的，问了下学长，说表示的是源漏面积等参数，这可能也是PDK方便版图的原因。另外pdk仿真会自动调用工艺文件，的确还有一个单独spectre的.scs的文件，我比对了是一样的。可能仿真是吧那些寄生参数也考虑进去了，所以产生了结果的差异。

chipdesign · 发表于 2012-7-19 13:02:05

回复 4# Miao_hero

所以尽量不要拿了个model就做电路。
还是在pdk里更保险一点。
我只用composer做图，所以都是在pdk中调用器件。
我不喜欢用hspice，虽然文本有时改起来更方便。

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