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楼主: orlye

[求助] 请教一下仿真中有多个timescale时VCS到底是怎么处理的

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dqwuf2008
发表于 2021-2-8 13:39:51 | 显示全部楼层
好啊
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hh199203
发表于 2021-11-16 10:30:14 | 显示全部楼层
处理仿真中存在多个timescale的问题
https://blog.csdn.net/hh199203/article/details/121264234
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mxsuoxin
发表于 2024-6-25 19:39:07 | 显示全部楼层
请教下，像这样环境/RTL/工艺cell同时存在几个timescale的情况，VCS跑仿真的时候，是全部以最高精度跑整个RTL，还是分了module精度的
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