在做按键消抖verilog程序时，出现问题，求助

W_jacksaon · 发表于 2012-7-13 14:58:37

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x

上图是按键的消抖电路

下图是仿真波形

代码
module key(
rst,clk,sw,led
);//¶¨ÒåÁË4¸ö¹Ü½Å
input rst,clk,sw;
output led;
reg led;

//±ßÑØ¼ì²â·¨£¬swÊÇ·ñ¾ßÓÐµçÆ½µÄÕý·´×ª
reg v_t;//Õâ¸öÊÇÀ´´æ´¢sw´Î×´Ì¬µçÆ½µÄ¼Ä´æÆ÷
reg v_t_r;//Õâ¸öÊÇÀ´´æ´¢Ê××´Ì¬µçÆ½µÄ¼Ä´æÆ÷
wire flg;//Õâ¸öÊÇÀ´¼ì²â´æÔÚµçÆ½µÄÕýÏò·´×ªµÄ
always @(posedge clk)//ÔÚÕâ±ß¾ÍÊÇÀ´¼ì²âµçÆ½µÄ£¬ËùÒÔÊÇ²»ÐèÒªµÄ,,,ÔÚverilogÖÐ£¬Ò»¸ö¼Ä´æÆ÷¾ÍÊÇÐ´Ò»¸öalways
  v_t<=sw;
always @(posedge clk)
  v_t_r<=v_t;
assign flg=v_t_r && (~v_t);//Õâ¸ö¾ÍÊÇÓÃÀ´¼ì²âµÄ±êÖ¾

//²¢ÐÐÔËÐÐµÄ
//ÏÖÔÚ¾ÍÀ´ÉèÖÃµçÆ¿Õðµ´µÄÊ±¼ä

reg [19:0] cnt;//ÉèÖÃµÄÊ±¼äÊÇ20ms£¬£¬£¬ËùÒÔÔÚÕâ±ßÊÇ20Î»µÄ
always @(posedge clk or negedge rst)
  if (!rst)
cnt<=20'h0;
  else if(flg)
cnt <=20'h0;
  else
cnt<=cnt+1'b1;
//ËùÒÔÔÚÊý×ÖµçÂ·ÖÐ»¹ÊÇÏÈÒª½«Ê±ÐòÏÈ» ³öÀ´µÄ
//ÔÚÕâ±ßÍê³ÉµÄÊÇ¶ÔºãÎÈÐÅºÅµÄ²ÉÑù
reg l_t;
reg l_t_r;
always @(posedge clk)
  if(cnt ==20'hfffff)
l_t<=sw;
always @(posedge clk)
  if(cnt ==20'hfffff)
l_t_r<=l_t;//ÔÚÕâ±ß»á²úÉúreg?
wire flg_2;
assign flg_2=l_t_r && (~l_t);

always @(posedge clk or negedge rst)
  if(!rst)
//  led_ctrl <=1'b0;
led<=1'b1;
  else
if(flg_2)
// led_ctrl<=~led_ctrl;
//assign led=led_ctrl?1'b1:1'b0;
led<=~led;

/*
always @(posedge flg_2 or negedge rst)
if (!rst)
led<=1'b1;
else
led<=~led;
*/

endmodule

怎么解决啊！！！

W_jacksaon · 发表于 2012-7-13 15:00:34

代码重新贴过，，，
module key(
rst,clk,sw,led
);
input rst,clk,sw;
output led;
reg led;

reg v_t;
reg v_t_r;
wire flg;
always @(posedge clk)
v_t<=sw;
always @(posedge clk)
v_t_r<=v_t;
assign flg=v_t_r && (~v_t);
reg [19:0] cnt;
always @(posedge clk or negedge rst)
if (!rst)
cnt<=20'h0;
else if(flg)
cnt <=20'h0;
else
cnt<=cnt+1'b1;
reg l_t;
reg l_t_r;
always @(posedge clk)
if(cnt ==20'hfffff)
l_t<=sw;
always @(posedge clk)
if(cnt ==20'hfffff)
l_t_r<=l_t;

wire flg_2;
assign flg_2=l_t_r && (~l_t);

always @(posedge clk or negedge rst)
if(!rst)
led<=1'b1;
else
if(flg_2)
led<=~led;

endmodule

W_jacksaon · 发表于 2012-7-13 15:03:39

回复 2# W_jacksaon

是最后的那个reg的问题，，，但就是不知道怎么解决啊

henryshen2000 · 发表于 2012-7-13 16:01:43

添加条件，使cnt计数到FFFFF后停止计数

harejavahill · 发表于 2012-7-14 09:41:47

你的波形和你的代码是一致的啊！
最主要，你程序的目的是什么？

hsboyfxj · 发表于 2012-7-14 22:22:05

最后一个REG没有把SW给到它吧，你是想打两拍，但是实际条件不满足啊

W_jacksaon · 发表于 2012-7-15 07:40:50

这个我后来是通过异步的始终解决的，直接添加了 always @(posedge flg_2),,,,,但是会出现warning，，，内容就是利用reg 来做时钟

tiangua · 发表于 2012-7-15 20:10:42

没有看代码，看你上面的回复应该是想采 flg_2的上升沿。

很简单啊，把 flg_2打一拍得到flg_2_dly 判断 flg_2 == 1'b1 && flg_2_dly == 1'b0 就可以了。

xmffsf · 发表于 2012-7-15 21:25:32

添加条件，使cnt计数到FFFFF后停止计数，并归零，最后一个always改为
      always @(posedge clk or negedge rst)
            if(!rst)
                     led<=1'b1;
            else
                     if(l_t_r)
                              led<=~led;
试试

W_jacksaon · 发表于 2012-7-18 08:21:46

好的，，今天试一下

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