新手求助关于verilog中数值计算的设计方法。

ttxs2009 · 发表于 2012-7-14 05:17:47

多谢各位大侠的指教，真是受益匪浅。
导师和我谈的时候，我感觉貌似倾向于用"定点数"：
因为他先让我做一个matlab或者C的仿真（浮点数），然后verilog仿真，说会有区别，看看区别有多大。他虽然没有明确指示我用“定点数”，但是我和另外一个同学的第一印象都是要我们用“定点数”。
请问大侠们在research的时候，是如何决定用“定点数”或者“浮点数”的呢？
“定点数”乘法的Core在哪里能找到呢？谢谢

patrick007 · 发表于 2012-7-14 08:46:55

定点还是浮点主要看操作数以及中间结果的取值范围以及精度要求。
主要看你系统的要求，而且这两个都可以用数学表达进行定量分析。

既然你是做研究的，95%的事都要自己去搞定，网上的人只能给你提供个大概思路。

定点数加乘法太简单，除非对性能有特殊要求，否则一般没第三方提供的软核，都自己做。
FPGA，library，EDA厂家倒是一般会提供。
网上有可能能搜到booth结构的，一般质量难以保证。
可以去opencore看看。

patrick007 · 发表于 2012-7-14 08:48:15

另外关于定点还是浮点，我觉得你至少应该先去看看定点和浮点都什么特点。。。

ttxs2009 · 发表于 2012-7-20 05:35:02

多谢Patrick007指点。
以上的问题已经解决了，现在小弟还想请大侠们给个思路；
目前，我已经完成了一些小计算模块的设计（加减，乘法，LUT）仿真总算是通过了，现在就是把这些模块拼在一起，完成a+b*(1-exp(c)) 这样的matlab式的计算。但是硬件设计和matlab感觉大不一样了。。。于是我就有点蒙了。
请问：如何进行时序上的控制，用CLK吗(每个module内部always @(posedge clk))？还是可以直接连接起来（每个module内部是always @(a,b,c)）？
还有verilog里是如何实现循环嵌套的呢？（也可能我想错了，硬件实现是不是应该从另一个角度思考呢？）
。。。。。。
我是半路出家的新手，很多这一行的专业课都是没上过。。。所以如果问了蠢问题，大侠们多多包涵啊：）

patrick007 · 发表于 2012-7-20 09:23:02

本帖最后由 patrick007 于 2012-7-20 09:26 编辑

你这里面运算比较复杂，如果精度上有一定要求，exp不是一个周期能做好的。

应该先买本verilog的书看看。

规划一下硬件结构。

否则verilog写出来了，肯定也综合不了。
能综合，性能也上不去。

还是应该先看书，否则下面的话题，无从说起。
把书看好了，不急这一时。

lara9554 · 发表于 2012-7-28 22:39:26

与或非门是不认小数的

xuzhonglong · 发表于 2012-11-28 15:13:27

高手啊，受益匪浅啊

fkl523 · 发表于 2013-12-31 10:58:53

回复 14# ttxs2009

给您发送站内信了，恳请指导！

菜鸟小张 · 发表于 2015-4-17 10:31:05

回复 14# ttxs2009
楼主求指教的我给你发了站内信息

02101034 · 发表于 2015-5-22 00:21:50

高手高手~~又涨知识了

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