求助：systemverilog中可以根据config来决定使用上升沿还是下降沿么？

oscillator_cn1 · 发表于 2012-7-3 08:47:25

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各位：
   最近在学着折腾UVM，可是systemverilog的基础没打结实，遇到一些问题不敢随便确定，所以来问问大家。我可以写这样的代码么：
   if(cfg.polarity)
      @(posedge vif.hs)
   else if(~cfg.polarity)
      @(negedge vif.hs)
         ......

duan_dzj · 发表于 2012-7-3 10:41:12

等候大侠讲解！

gaurson · 发表于 2012-7-3 23:31:24

可以的，只要是验证平台，行为级的写法基本都可以的，这个不需要可综合的意义。

zpxiang19 · 发表于 2012-7-14 15:06:47

可以的

justko · 发表于 2012-7-14 20:48:24

可以，你可以使用一个简单的例子编译仿真一下就行了。

mikiahmikiah · 发表于 2012-7-26 09:50:46

KEYI..

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