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[求助] verilog 随机数生成

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发表于 2012-6-28 15:21:54 | 显示全部楼层 |阅读模式

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  1. module test;
  2.     reg [31:0] a;
  3.     reg [31:0] b;
  4.     reg [31:0] c;
  5.     reg [31:0] d;

  6.     initial
  7.     begin
  8.         a = $random % 100; a[31] = 0;
  9.         b = $random % 100; b[31] = 0;
  10.         c = $random % 100; c[31] = 0;
  11.         d = $random % 100; d[31] = 0;
  12.     end

  13.     initial
  14.     begin
  15.         #10 $display("%d, %d, %d, %d", a, b, c, d);
  16.         #1000 $finish;
  17.     end
  18. endmodule



复制代码
这段代码在仿真时输出为
48, 2147483549, 2147483609, 2147483639
为什么只有a是正确的????
发表于 2012-8-8 08:19:23 | 显示全部楼层
发散思维,不错啊,多感悟一些就有机会提高
发表于 2012-8-23 18:57:40 | 显示全部楼层
因为$random出的负数,%100仍然是负数。
a = $random; a[31] = 0; a=a%100; 就可以了
发表于 2012-9-6 19:02:52 | 显示全部楼层
真有趣~~~~~~~~~~~
发表于 2012-9-6 20:32:32 | 显示全部楼层
不错不错??
发表于 2014-2-27 10:11:31 | 显示全部楼层
seed 怎么用?
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