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IEEE Serdes paper |
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A 30PHASE 500MHZ PLL FOR 3X OVER-SAMPLING CLOCK DATA RECOVERY.pdf
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A 50-Gb-s 10-mW Analog Equalizer Using.pdf
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A 250Mb-s-to-3Gb-s 5x Oversampling Receiver with.pdf
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A 600-MHz CMOS Pulse Equalizer for Disk Drive Read Channel Applications.pdf
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A 622Mb-s CMOS Clock Recovery PLL.pdf
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A BiCMOS 10Gb-s Adaptive Cable Equalizer.pdf
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abbr_b1f56400fab2385181e518a00a6a58de.pdf
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A CMOS 3.5Gbps Continuous-time Adaptive Cable Equalizer.pdf
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A CMOS Mixed-Signal Clock and Data Recovery.pdf
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A COMPACT PHASE INTERPOLATOR FOR 3.1256 SERDES APPLICATION.pdf
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A Continuous-Time Adaptive FIR Equalizer with.pdf
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A Four-Channel 3.125-Gb-s-ch CMOS Serial-Link.pdf
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A Fully Integrated 10Gbps Receiver with.pdf
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A Fully Integrated 10-Gb-s Receiver With Adaptive.pdf
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A Fully Integrated CMOS Phase-Locked Loop with 30 MHz to 2 GHz.pdf
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A lOGbls Receiver with Equalizer and On-chip IS1 Monitor.pdf
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A Low Jitter, Low Power, CMOS 1.25-3.125Gbps Transceiver.pdf
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A Low-Power 20-Gb-s Continuous-Time Adaptive Passive.pdf
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A Low-Power, 20-Gb-s Continuous-Time Adaptive Passive Equalizer.pdf
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A Multiple-Rotating-Clock-Phase.pdf
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A NOVEL CMOS EDGE EQUALIZER FOR 10-GB-S HIGHLY LOSSY BACKPLANE.pdf
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A Phase Interpolator For Sub-1V And High.pdf
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A Quad 3.125Gbps Transceiver Cell with All-Digital Data Recovery Circuits.pdf
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A Reconfigurable 0.1 8-rtm CMOS Equalizer IC with an Improved.pdf
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A Reconfigurable Fully-Integrated 0.18-gm CMOS Feed-.pdf
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a simple tutorial on CMOS PLL with [1].18 process.pdf
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A Study on Full Digital.pdf
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A Vernier Over Sampling and Alignment technique.pdf
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agarg_masc_thesis.pdf
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altera-sopc-paper-post-sub.pdf
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An 8Gb-s Source-Synchronous IO Link with.pdf
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发表于 2012-6-25 16:06:46
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