用modelsim6.5D及questa sim 10.0跑systemverilog的相关问题

f_haizao · 发表于 2012-6-25 15:16:57

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在用modelsim6.5D questa sim编译*.sv文件时如果文件中只有一个class就报“Nested class declarations not yet supported”。*.sv文件之间都已经用`include包含了还是有这问题。

这些文件用VCS跑就没问题。主要还是想用modelsim跑，有机器就可以跑没服务器也行

lyl0719 · 发表于 2012-7-18 18:04:12

zenmo meirna.

tommy12012 · 发表于 2013-3-23 17:07:39

xie xie fen xiang !

shimuzhou · 发表于 2014-12-8 11:31:02

学习一下................

q1w2e3p0o9i8 · 发表于 2021-4-6 21:58:10

bad news!!!

[讨论] 用modelsim6.5D及questa sim 10.0跑systemverilog的相关问题

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