请教多层打孔的方法

chenkai_kk · 发表于 2012-6-20 10:20:54

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CONT,V1，V2，V3，V4，当有几层需要在同一点连接在一起时，什么情况下该叠在一起打孔，什么情况下该错开位子打孔？我都见过，有点混乱了，请教一下各位，谢谢！

chenkai_kk · 发表于 2012-6-21 09:15:35

没人知道吗？

天迹郎 · 发表于 2012-6-21 12:27:28

我也不知道
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tianshuai2012 · 发表于 2012-6-21 13:47:32

这个在没有rule限制的情况下肯定是都叠在一起打孔最省了，要错开一般是因为几层metal之间的距离不一样

zhuyujun · 发表于 2012-6-21 14:20:58

我也不知道
寻高手解答

allen_tang · 发表于 2012-6-21 18:41:00

ESD一般错开，或者一些大电流的metal，不希望流入太快，另外via承受电流能力会比metal差很多.

843071455 · 发表于 2012-6-21 23:38:11

回复 6# allen_tang

你在误导人啊，并不是所有的孔电流能力比铝差啊，要看什么工艺的，例如孔如果加钨的话就比铝承受的电流大，你说的太片面了。
至于什么时候错开什么时候叠加根据design rule来就是了。

terry8876 · 发表于 2012-6-21 23:49:04

个人觉得应该是相邻层错开，隔一层可以在同一位置。即cont、V2、V4。。V1、V3。

allen_tang · 发表于 2012-6-23 00:45:22

本帖最后由 allen_tang 于 2012-6-23 00:50 编辑

回复 7# 843071455

是太片面了，基本都在90-110的CMOS工艺上，backend连接也都是铜连接为主，这点我应该先讲明白。。。

chenkai_kk · 发表于 2012-6-25 13:37:07

回复 9# allen_tang

多谢各位的指点！
但是design rule里头没有规定，这个都靠发挥。
之前还有一个问题是重叠打孔在PAD上的时候，绑线容易损坏金属层，需要错开打孔。
我自己考虑的也是错开打孔的话让电流多绕绕这样金属上流的比较均匀，ESD特性会好些。
看到一些书上说RF的电路要重叠打孔，减小寄生。
不知道除了这些考虑，还有什么别的考虑没有？

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